5nm、3nmへと突き進む：
「当面は微細化を進められる」 TSMCが強調 (1/2)
https://eetimes.jp/ee/spv/1905/07/news046.html

TSMCは、米国カリフォルニア州サンタクララで2019年4月23日（現地時間）に開催した年次イベント「TSMC 2019 Technology Symposium」において、半導体のさらなる技術進展を実現すべく、同社のロードマップに「N5P」プロセスを追加したことを発表した。

2019年3月から5nmプロセスのリスク生産を開始

　TSMCの5nm（N5）プロセスは2019年3月にリスク生産を開始したばかりだ。
現在量産されているN7プロセスと比べて、80％の高密度化と15％の高速化、30％の低消費電力化を実現できる見込みだという。
新しいELVT（Extremely Low Voltage Threshold）トランジスタを使用することで、25％の高速化が可能になるという。

　N5Pは、2020年にリスク生産を開始する予定で、N5と同じ設計ルールを使用しながら、7％の高速化と15％の高効率化を達成できる見込みだという。

TSMC、5nm+プロセスの量産を2021年上期より開始 - Samsungを引き離す狙い
https://news.mynavi.jp/article/20190510-821386/

TSMCが、すでに発表済みの5nmプロセスに続いて、その改良版となる5nm+プロセスを用いた量産を2021年上半期より台湾中南にあるFab18で開始すると、台湾や韓国の複数のメディアが5月8日付けで報じた。
5nm+は、従来の5nm比で演算速度が7%向上し、電力消費を15%抑えられるとするほか、同じEDAツールや第三者のIPコアを使用できるため、5nmより高性能な製品に低コストで移行できるという。