他のスレで聞いてみたのですが、過疎で回答得られなかったのでここに来ました。
MPU+DDR3SDRAM、LVDSなどの高速パラレル通信のアートワーク設計、基板設計について教えてください。

データバス16bit幅以上で実装してみたいのですがこの辺りは初心者です。
マイクロストリップラインや、等長での接続を書籍で読みました。
一番重要な要素は多層での電源、GND、信号の分離だと思いました。
4層基板では電源や信号がどうしても同じ層に混在してしまい狙った信号の帯域で動くはずもなく、
DDR３なら少なくとも6層基板でないと信号の同期は取れない？ことをなんとなく理解しました。
反射を抑えるダンピング抵抗が無い基板もあるのでマイクロストリップラインなどが有効なのか？
DDR3のレジスタで抵抗値を設定できた？のでそれで反射を回避してるからアートワークを省略できる？
といった程度の知識です。

質問内容は、
200Mhz～900Mhzのパラレル信号同期に必要なアートワーク設計で優先度の高い要素を教えてほしいです。
実装面積の制限によっては省略せざるを得ない場合があったとして、手を抜いてもさほど影響しない要素がありますか？

6層基板何度か作ってみればカンはおのずと身につくと思いましたが、JLCPCBでも3万円くらいかかるので
聞いてみよう！と